一种多码率LDPC码编码器的设计与实现

论文发布时间：[2009-12-31] 范文大全编辑：Voive.net

所有作者：陈广赵旦峰李加洪

作者单位：哈尔滨工程大学信息与通信工程学院

论文摘要：本文针对多码率低密度奇偶校验（LDPC）码编码器实现复杂度较高的特点，讨论了具有低编码复杂度的准循环LDPC码，文中提出了一种码长一定，仅对低码率的基矩阵的行进行合并的校验矩阵构造方法。利用串行准循环电路的准循环特性，设计了多码率LDPC码编码器。并采用Verilog HDL语言，在Xilinx公司的Virtex２ Pro的FPGA芯片上实现了编码器的设计。综合报告表明：与单一码率相比，在仅增加少量硬件资源消耗的情况下，编码器能够根据信道条件的改变来调整码率，从而提高信息的传输效率。

关键词：多码率编码器准循环低密度奇偶校验码行合并 FPGA

免费下载《一种多码率LDPC码编码器的设计与实现》PDF全文（已停止下载）
　　本站“论文下载”文章收集整理于“中国科技论文在线”，由于各种原因，本站已暂停论文下载！请前往“中国科技论文在线http://www.paper.edu.cn/”免费下载！

〖返回电子通信自动控制论文列表〗

下一篇：基于单片机的液压AGC控制系统设计