低噪声小数N分频频率合成器的设计和实现

论文发布时间：[2009-10-26] 范文大全编辑：Voive.net

所有作者：曹艳平

作者单位：北京邮电大学通信与信息系统

论文摘要：本文给出了一种用于多制式基带或中频信号处理使用的时钟产生器的设计和实现方法。它是基于FPGA和模拟电路混合实现锁相（PLL）结构的频率合成器，包括压控振荡器VCO，环路滤波器（LF）及鉴相器和分频器几个基本模块。为了适应多制式基带或中频信号处理所需不同时钟，VCO电路采用以电感三点式为基础的一种新型电路产生８６-１３７MHz宽范围的输出信号；为了多制式以及较高的频率解析度，采用可控小数N分频技术。其中，如何降低系统噪声包括小数分频引起的噪声是本文的重点研究部分。实践证明，该合成器硬件和软件设计简单，产生频率范围宽，步进可调且频谱纯度高，满足预先的设计要求。

关键词：小数分频器锁相环压控振荡器相位噪声

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